Hace un año, los investigadores del Laboratorio de Ciencias de la Computación e Inteligencia Artificial del MIT revelaron una forma fundamentalmente nueva de administrar la memoria en los chips de la computadora, una que utilizaría el espacio del circuito de manera mucho más eficiente a medida que los chips continúen formando más y más núcleos o unidades de procesamiento.En los chips con cientos de núcleos, el esquema de los investigadores podría liberar entre 15 y 25 por ciento de la memoria en el chip, lo que permite un cálculo mucho más eficiente.
Sin embargo, su esquema asumió un cierto tipo de comportamiento computacional que, de hecho, la mayoría de los chips modernos no aplican. La semana pasada, en la Conferencia Internacional de Arquitecturas y Técnicas de Compilación Paralelas, la misma conferencia donde informaron por primera vez su esquema- los investigadores presentaron una versión actualizada que es más consistente con los diseños de chips existentes y tiene algunas mejoras adicionales.
El desafío esencial que plantean los chips multinúcleo es que ejecutan instrucciones en paralelo, mientras que en un programa de computadora tradicional, las instrucciones se escriben en secuencia. Los científicos informáticos trabajan constantemente en formas de facilitar la paralelización para los programadores de computadoras.
La versión inicial del esquema de investigadores del MIT, llamada Tardis, impuso un estándar llamado consistencia secuencial. Suponga que diferentes partes de un programa contienen las secuencias de instrucciones ABC y XYZ. Cuando el programa está en paralelo, A, B y Cser asignado al núcleo 1; X, Y y Z al núcleo 2.
La coherencia secuencial no impone ninguna relación entre los tiempos de ejecución relativos de las instrucciones asignadas a diferentes núcleos. No garantiza que el núcleo 2 completará su primera instrucción - X - antes de que el núcleo 1 pase a su segundo - BNi siquiera garantiza que el núcleo 2 comenzará a ejecutar su primera instrucción - X - antes de que el núcleo 1 complete su última - C. Todo lo que garantiza es que, en el núcleo 1, A se ejecutará antes que B y B antesC; y en el núcleo 2, X se ejecutará antes que Y e Y antes que Z.
El primer autor del nuevo trabajo es Xiangyao Yu, un estudiante graduado en ingeniería eléctrica y ciencias de la computación. A él se le une su asesor de tesis y coautor del trabajo anterior, Srini Devadas, el profesor Edwin Sibley Webster en el Departamento del MITde Ingeniería Eléctrica y Ciencias de la Computación, y por Hongzhe Liu de Algonquin Regional High School y Ethan Zou de Lexington High School, quienes se unieron al proyecto a través del Programa del MIT para Investigación en Matemáticas, Ingeniería y Ciencia PRIMES.
trastorno planificado
Pero con respecto a la lectura y escritura de datos, el único tipo de operaciones que concierne a un esquema de administración de memoria como Tardis, la mayoría de los chips modernos no aplican ni siquiera esta restricción relativamente modesta. Un chip estándar de Intel podría,por ejemplo, asigne la secuencia de instrucciones de lectura / escritura ABC a un núcleo, pero deje que se ejecute en el orden ACB.
Los estándares relajantes de consistencia permiten que los chips se ejecuten más rápido. "Digamos que un núcleo realiza una operación de escritura, y la siguiente instrucción es una lectura", dice Yu. "Bajo consistencia secuencial, tengo que esperar a que termine la escritura.Si no encuentro los datos en mi caché [el pequeño banco de memoria local en el que un núcleo almacena datos de uso frecuente], tengo que ir al lugar central que gestiona la propiedad de los datos ".
"Esto puede tomar muchos mensajes en la red", continúa. "Y dependiendo de si otro núcleo está reteniendo los datos, es posible que deba contactar a ese núcleo. Pero, ¿qué pasa con la siguiente lectura? Esa instrucción está ahí, y no se puede procesar. Si permite este reordenamiento, mientras esta escritura esté pendiente, puedo leer la siguiente instrucción. Y puede tener muchas de esas instrucciones, y todas pueden ejecutarse ".
Tardis usa el espacio del chip de manera más eficiente que los esquemas de administración de memoria existentes porque coordina las operaciones de memoria de los núcleos de acuerdo con el "tiempo lógico" en lugar del tiempo cronológico. Con Tardis, cada elemento de datos en un banco de memoria compartida tiene su propia marca de tiempo. Cada núcleotambién tiene un contador que marca efectivamente las operaciones que realiza. No es necesario que los contadores de dos núcleos estén de acuerdo, y cualquier núcleo dado puede seguir produciendo datos que desde entonces se han actualizado en la memoria principal, siempre que los otros núcleos traten sus cálculos como si tuvieransucedió antes en el tiempo
división del trabajo
Para que Tardis pueda acomodar estándares de consistencia más relajados, Yu y sus coautores simplemente le dieron a cada núcleo dos contadores, uno para las operaciones de lectura y otro para las operaciones de escritura. Si el núcleo elige ejecutar una lectura antes de que se complete la escritura anterior,simplemente le da una marca de tiempo más baja, y el chip en su conjunto sabe cómo interpretar la secuencia de eventos.
Diferentes fabricantes de chips tienen diferentes reglas de consistencia, y gran parte del nuevo documento describe cómo coordinar contadores, tanto dentro de un solo núcleo como entre núcleos, para hacer cumplir esas reglas ". Debido a que tenemos marcas de tiempo, eso hace que sea muy fácil soportardiferentes modelos de consistencia ", dice Yu." Tradicionalmente, cuando no tienes la marca de tiempo, entonces debes discutir qué evento ocurre primero en el tiempo físico, y eso es un poco complicado ".
"El nuevo trabajo es importante porque está directamente relacionado con el modelo de consistencia relajada más popular que se encuentra en los chips Intel actuales", dice Larry Rudolph, vicepresidente e investigador senior de Two Sigma, un fondo de cobertura que utiliza inteligencia artificial ytécnicas de computación distribuida para diseñar estrategias comerciales. "Hubo muchos, muchos modelos de consistencia diferentes explorados por Sun Microsystems y otras compañías, la mayoría de los cuales ahora están fuera del negocio. Ahora todo es Intel. Entonces coincide con el modelo de consistencia que es popular para el actualLos chips Intel son increíblemente importantes "
Como alguien que trabaja con un extenso sistema de computación distribuida, Rudolph cree que el mayor atractivo de Tardis es que ofrece un marco unificado para administrar la memoria en el nivel central, en el nivel de la red informática y en los niveles intermedios"Hoy tenemos caché en microprocesadores, tenemos el modelo DRAM [memoria dinámica de acceso aleatorio], y luego tenemos almacenamiento, que solía ser una unidad de disco", dice. "Así que hubo un factor de quizás 100 entreel tiempo que lleva hacer un acceso a caché y acceso a DRAM, y luego un factor de 10,000 o más para llegar al disco. Con el flash [memoria] y las nuevas RAM no volátiles que saldrán, habrá una jerarquía completa que será mucho mejor.Lo que es realmente emocionante es que Tardis es potencialmente un modelo que abarcará la coherencia entre procesadores, almacenamiento y sistemas de archivos distribuidos ".
Fuente de la historia :
Materiales proporcionado por Instituto de Tecnología de Massachusetts . Original escrito por Larry Hardesty. Nota: El contenido puede ser editado por estilo y longitud.
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