Los investigadores de la Universidad Estatal de Carolina del Norte han desarrollado software utilizando dos nuevas técnicas para ayudar a los diseñadores de chips de computadora a mejorar los sistemas de memoria. Las técnicas se basan en la "clonación del rendimiento", que puede evaluar el comportamiento del software sin comprometer los datos privilegiados o el código de computadora patentado.
Los fabricantes de chips de computadora intentan diseñar sus chips para proporcionar el mejor rendimiento posible. Pero para encontrar los diseños más efectivos, los fabricantes necesitan saber qué tipo de software utilizarán sus clientes.
"Por ejemplo, los programas que modelan el plegamiento de proteínas usan mucha potencia de cómputo, pero muy pocos datos, por lo que los fabricantes saben diseñar chips con muchas unidades de procesamiento central CPU, pero significativamente menos almacenamiento de memoria del que se encontraría enotros chips ", dice Yan Solihin, profesor asociado de ingeniería informática en NC State y autor de dos artículos que describen las nuevas técnicas.
Sin embargo, muchos grandes clientes, desde grandes corporaciones hasta firmas de Wall Street, no quieren compartir su código con personas externas. Y eso dificulta que los fabricantes de chips desarrollen los mejores diseños de chips posibles.
Una forma de abordar este problema es a través de la clonación del rendimiento. El concepto detrás de la clonación del rendimiento es que un fabricante de chips entregaría el software del generador de perfiles a un cliente. El cliente utilizaría el generador de perfiles para evaluar su software propietario, y el generador de perfiles generaría uninforme estadístico sobre el rendimiento del software propietario. Ese informe podría entregarse al fabricante del chip sin comprometer los datos o el código del cliente.
El informe del generador de perfiles se introduciría en el software generador, que puede desarrollar un programa sintético que imite las características de rendimiento del software del cliente. Este programa sintético serviría como base para diseñar chips que satisfagan mejor las necesidades del cliente.
El trabajo anterior en la Universidad de Gante y la Universidad de Texas en Austin ha utilizado la clonación del rendimiento para abordar problemas relacionados con el diseño de la CPU, pero esas iniciativas no se centraron en los sistemas de memoria, que son un elemento importante del diseño general del chip.
Los investigadores ahora han desarrollado software utilizando dos nuevas técnicas para ayudar a optimizar los sistemas de memoria.
La primera técnica, llamada MEMST Memory EMulation using Stochastic Traces, evalúa la memoria en un programa sintético enfocándose en la cantidad de memoria que usa un programa, la ubicación de los datos que se recuperan y el patrón de recuperación.
Por ejemplo, MEMST analiza la frecuencia con la que un programa recupera datos de la misma ubicación en un corto período de tiempo y la probabilidad de que un programa recupere datos de una ubicación cercana a otros datos que se han recuperado recientemente.Estas variables afectan la rapidez con que el programa puede recuperar datos.
La segunda técnica, llamada MeToo, se centra en el comportamiento del tiempo de memoria: con qué frecuencia el programa recupera datos y si el programa tiene períodos en los que realiza muchas solicitudes de memoria en poco tiempo. El comportamiento del tiempo de memoria puede tener un impacto significativo sobre cómoel sistema de memoria de un sistema está diseñado.
Por ejemplo, si piensa en las solicitudes de memoria como automóviles, no desea tener un atasco de tráfico, por lo que puede asegurarse de que haya suficientes carriles para el tráfico. Estos carriles de tráfico equivalen al ancho de banda de la memoria;cuanto más ancho de banda, más carriles hay.
"Tanto MEMST como MeToo son útiles para diseñadores de chips, particularmente para diseñadores que trabajan en componentes de memoria, como DRAM, controladores de memoria y buses de memoria", dice Solihin.
Las nuevas técnicas amplían el trabajo anterior realizado por Solihin que utilizaba la clonación de rendimiento para analizar la memoria caché.
"Nuestro siguiente paso es tomar MEMST y MeToo, así como nuestro trabajo en la memoria caché, y desarrollar un programa integrado que podamos comercializar", dice Solihin, autor de los próximos Fundamentos de la arquitectura multinúcleo paralela, que aborda la jerarquía de memoriadiseño.
El documento sobre MEMST, "MEMST: Cloning Memory Behavior using Stochastic Traces", se presentará en el Simposio Internacional sobre Sistemas de Memoria, que se llevará a cabo del 5 al 8 de octubre en Washington, DC. El documento fue escrito por Solihin y GaneshBalakrishnan de Advanced Micro Devices, un ex estudiante de doctorado del estado de Carolina del Norte.
El documento sobre MeToo, "MeToo: Modelado estocástico del comportamiento del tiempo de tráfico de la memoria", se presentará en la Conferencia Internacional sobre Arquitectura y Compilación Paralela, que se celebrará del 18 al 21 de octubre en San Francisco, California. Autor principal del artículoes Yipeng Wang, estudiante de doctorado en el estado de Carolina del Norte. Los coautores son Balakrishnan y Solihin. El trabajo fue apoyado por la National Science Foundation con el número de subvención CNS-0834664.
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Materiales proporcionado por Universidad Estatal de Carolina del Norte . Nota: El contenido puede ser editado por estilo y longitud.
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